Tijdens de training wordt de basiskennis opgefrist en zullen nieuwe aspecten van VHDL aan de orde komen.

De cursist leert hoe m.b.v. de Intel® Quartus® Prime software een FPGA of CPLD ontwerp kan worden ontwikkeld.

Deze training leert u hoe u snel designs maakt voor Intel® FPGA's met gebruik van Platform Designer system integration tool (voorheen bekend als Qsys).

Deze training leert u een Nios® II 32-bit microprocessor soft core te integreren in uw FPGA design.

Tijdens deze training leert u een design te begrenzen en te analyseren voor timing m.b.v. de timing analyzer in de Intel® Quartus® Prime Software.